안녕하세요, 회로설계 멘토 삼코치 입니다:)
경력 10년 이상 Expert 포지션이면 단순 설계자가 아니라 블록 오너 수준일 가능성이 높습니다. 특히 SK하이닉스 DRAM, HBM Analog Power Circuit Design이라면 LDO, Charge Pump, Wordline Driver, Sense Amplifier Bias, On-chip Regulator 같은 블록을 총괄하거나 아키텍처 결정에 참여하는 역할일 확률이 큽니다. 이 경우 워라벨은 팀과 시점에 따라 편차가 있습니다. 평시에는 주 40~50시간 수준으로 유지되는 경우가 많지만, Tape-out 직전이나 Qualification 대응 시기에는 집중 구간이 존재합니다. 예를 들어 HBM 전원 레귤레이터 설계에서 load transient spec이 50mV 이내로 요구되는데 실제 silicon에서 80mV droop가 측정되었다면, root cause 분석을 위해 밤에 lab에서 probing을 해야 하는 상황이 생깁니다. 이런 구간이 분기 단위로 한 번씩은 발생한다고 보시는 게 현실적입니다. 다만 과거 대비 조직 문화는 많이 개선되어 상시 야근 구조는 아닙니다.
두 번째 질문에 대해 말씀드리면, Analog Power 설계는 기본적으로 아날로그 중심 직무입니다. 예를 들어 on-die LDO를 설계할 때, loop gain T(s) = A(s)*beta(s) 분석을 하고, phase margin이 60deg 이상 확보되는지 확인하고, gm = 2Id/Vov 기반으로 bias current를 조정합니다. 이런 핵심 업무는 SW 역량과는 직접적 연관이 크지 않습니다. 다만 Digital 회로나 반도체 공정 지식이 완전히 없어도 되느냐는 질문에는, “기본 이해는 반드시 필요하다”라고 답드리고 싶습니다.
왜냐하면 DRAM/HBM 환경에서는 아날로그 블록이 디지털 제어 로직과 밀접하게 붙어 있습니다. 예를 들어 power gating sequence는 digital FSM이 제어하고, enable timing이 잘못되면 inrush current 문제가 발생합니다. 이때 digital 팀과 timing spec을 맞춰야 합니다. 또 공정 variation에 따른 Vth shift, mismatch sigma = A_Vt/sqrt(WL) 같은 디바이스 이해가 없으면 Monte Carlo 결과 해석이 어렵습니다. SW는 Python으로 post-processing, Matlab으로 loop stability plotting 정도는 다룰 수 있으면 충분한 경우가 많습니다. RTL 코딩을 깊게 할 필요는 없지만, 최소한 clock domain crossing이나 metastability 개념은 이해해야 협업이 수월합니다.
현업에서는 “완전한 T자형 인재”보다는 “아날로그 깊이가 깊고, 주변을 얕게라도 이해하는 인재”를 선호합니다. 예를 들어 PMIC 블록 설계 중 short-circuit protection을 구현할 때 comparator offset 5mV 차이로 trip point가 달라질 수 있는데, 이를 calibration code와 연동해 trimming 구조로 설계할지 판단하려면 digital fuse 구조도 이해해야 합니다. 이런 맥락에서 완전 무지 상태로는 어렵지만, Expert 경력 10년이면 충분히 현업에서 학습하며 보완 가능한 수준입니다.
세 번째 질문인 근속과 희망퇴직 부분은 회사 전체 정책과 업황 영향을 받습니다. SK하이닉스는 메모리 업황에 따라 조직 조정이 발생한 적은 있지만, 설계 직군은 상대적으로 핵심 인력으로 분류됩니다. 특히 HBM은 AI 수요 증가로 전략 제품군이기 때문에 아날로그 파워 설계 인력은 축소 대상이 되기보다는 유지 및 확장 쪽에 가깝습니다. 통상적으로 설계직은 50대 초중반까지 근무하는 사례가 많고, 기술임원 트랙이나 Fellow 트랙으로 가는 경우도 있습니다. 희망퇴직은 생산/지원 조직 중심으로 진행되는 경우가 더 많았고, 설계 핵심 인력은 상대적으로 빈도가 낮았습니다. 물론 업황 리스크가 0은 아니지만, 전문성이 깊을수록 대체 가능성이 낮아집니다.
질문자분 상황을 종합해보면, 고민의 핵심은 “내가 중간 책임자 역할을 감당할 준비가 되었는가”와 “아날로그 외 영역의 공백이 리스크가 되는가”로 보입니다. 만약 지금까지 LDO, Bandgap, Charge Pump 중 하나라도 silicon까지 성공적으로 bring-up 해본 경험이 있고, failure analysis를 직접 주도해본 이력이 있다면 Expert 포지션 지원은 충분히 현실적입니다. 반대로 tape-out 경험이 없고 simulation 위주 경력이라면 기대치 mismatch가 발생할 수 있습니다.
조직은 생각보다 개인을 바로 전장에 투입하기보다는 3~6개월 적응 기간을 줍니다. 완전히 물에 던져놓는 구조는 아닙니다. 다만 책임 범위는 분명합니다. 마치 선박의 기관실을 맡는 기관장과 비슷합니다. 평소에는 조용하지만, 문제가 생기면 가장 먼저 호출됩니다.
혹시 질문자분은 현재 회사에서 어떤 블록을 설계하고 계신지, silicon 경험이 있는지 알려주실 수 있을까요. 그에 따라 지원 적합도를 더 구체적으로 판단해드리겠습니다.
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